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Exp4-Clock
- 数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms-digital timer, the use of VHDL development, the use of digital control, the precision of the ms
Flashcontrollerxilinx
- Single power supply operation — Full voltage range: 2.7 to 3.6 volt read, erase, and program operations — Separate VCCQ for 5 volt I/O tolerance n Automated Program and Erase — Page program: 512 + 16 bytes — Block erase: 8 K + 256 bytes
cronometro
- This the program of a timer with a accuracy of ms-This is the program of a timer with a accuracy of ms
VHDlclock
- 数字秒表的VHDL课程设计 通过硬件测试 精确到ms 最大可计时为24小时 -Digital stopwatch curriculum design through the VHDL hardware testing is accurate to ms maximum time of 24 hours
counter
- 用VHDL语言实现的计时器，最大计时为24小时，计时精度为1ms，设有复位和暂停功能，使用的晶振频率为50Hz。-VHDL language implementation of the timer with a maximum time of 24 hours, timing accuracy of 1ms, with reset, and pause functions, using the crystal oscillator frequency is 50Hz.
pinlvji
- 用vhdl语言写的频率计，可以实现1khz到1Mhz，当低于1Khz时可实现测周期单位为ms，测量精度达到99 ，用数码管动态显示-Vhdl language written with the frequency meter can be achieved 1khz to 1Mhz, when less than 1Khz cycle when unit for detecting ms, 99 accuracy, dynamic display with digital control
Zet-1.1.2
- 這是一個開放的執行情況等廣泛使用的IA - 32架構（一般稱為 x86）的。這個項目是很新，但它可以合成一個可配置的設備，如FPGA或CPLD的，或作出一個定制的ASIC。兩個 FPGA板目前支持：賽靈思 ML403和Altera DE1。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 這個項目是很複雜的，是在一個非常早期的發展階段。只有16位的一部分（即該80186分之8086）的支持，看
ps_ms
- 在PS2-MS接口上接上PS2鼠标，当设计文件加载到目标器件后，在数码管上显示鼠标的座标值，移动鼠标座标值会发生改变。按复位键座标值回到起始座标。-In der PS2-MS-Interface mit dem PS2-Maus, wenn die Design-Datei in das Zielgerä t geladen wird, die digitale Rö hre die Maus-Koordinaten anzuzeigen, bewegen Sie die Mau
The-FPGA-high-speed-data-acquisition
- 摘要:介绍了现场可编程门阵列FPGA(Field Programmable Gate Array)器件XCS30的主要特点、技 术参数、内部结构和工作原理，I}述了其在电力系统高速数据采集系统中的应用实例。电力数据采 集装置—馈线终端单元(FTU)需要监测多条线路的电压和电流，实时性要求高，充分利用FPGA 的并行处理能力，对输入信号实行同时采样、分时进行A/D转换，通过在FPGA片上构建的DRAM 进行数据的快速传输。FPGA在系统中承担了较多的实时任务，使DSP芯片TMS32
verilog-code-for-varying-pulses
- The program is written in verilog. The code is written to output a sequence of pulses with a width of that of the clock. the sequence is in the order of 1,2,3,1,5 ms delay
MS-final-project
- DLX 5级流水 实现所有功能 包括跳转指令-DLX 5 stage pipeline to achieve all functions including jump instruction
timer
- this 1 ms timer and 1024 counter .-this is 1 ms timer and 1024 counter .
Digital-Clock
- 1．具有‘时’、‘分’、‘秒’、‘毫秒’的数码管十进制数字显示。 2. 具有手动校时、校分的功能。 3．具有定时与闹钟功能，能在设定的时间使LED灯亮光。 4．能进行整点报时。即从59分50秒起，每隔2秒钟绿色LED灯点亮一次，连续5次，最后一次红色LED灯点亮一次，表明到达整点。 5、具有秒表功能，能显示1 秒，手动停止。 6、具有倒计时功能，显示小时、分钟、秒。 -1. With ' when' , ' points' , ' secon
module-dapeng
- 本代码基于FPGA实现了计时范围：00’00”00 ~ 59’59”99，显示的最长时间为59分59 秒的功能。数字秒表的计时精度是10ms。显示工作方式：a、用八位数码管显示读数 b、用两个按钮开关（一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停）-This code based on FPGA to realize the timing range: 00 00 00 ~ 59 59 "99," according to the function of the maximum
03_key_detect_1
- 键盘抖动的Verilog实现，设计的方法主要是由“电平检查模块”和“10ms延迟模块”组合合成。-Keyboard shaking Verilog implementation, the method of design is mainly by level examination module and 10 ms delay module combinatorial synthesis.
contpulso
- A code use for doing a pulse counter in high in ms with output to display, which when pressing a button the count is displayed on the display and when the button is released it stops at a value, but if it is pressed again continue the count. It has a