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搜索资源列表

  1. ongame

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  2. 一个游戏 the hardware for the game includes a number of displays, each with a button and -- a light, that each represent a bin that can store marbles (beans). -- -- The display indicates the number of marbles in each bin at any given time. --
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5.03kb
    • 提供者:李清
  1. BoothMultiplier

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  2. -- Booth Multiplier -- This file contains all the entity-architectures for a complete -- k-bit x k-bit Booth multiplier. -- the design makes use of the new shift operators available in the VHDL-93 std -- this design passes the Synplify synthe
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.79kb
    • 提供者:罗兰
  1. vhdlvga

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  2. Language writes with VHDL demonstrates the design on the monitor the source program用VHDL 语言写的在显示器上显示图案的程序-writes with VHDL Language demonstrates th e design on the monitor program with the source VHDL The language was on display in the pictorial proc
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:89.49kb
    • 提供者:jerry
  1. MLP-network-prior-t-th-FPGA-implementation

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  2. 前向MLP网络的FPGA实现MLP network prior to the FPGA implementation-MLP network prior to the FPGA implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:81.62kb
    • 提供者:soos1001
  1. multi

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  2. vhdl add code and sub code. also some more codings ae th-vhdl add code and sub code. also some more codings ae thee
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.62kb
    • 提供者:Prabhu
  1. 86verilog

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  2. 以FPGA 芯片为平台构建了数字信号滤波实时处理模块, 给出了 50Hz 陷波器的切比雪夫Ê 型 IIR 数字 滤波器 4 阶级联的结构, 提出了对滤波器系数量化的逼近方法, 完成了基于 FPGA 的陷波器实现, 并成功地实现了 对含有工频 50Hz 噪声干扰的心电信号的滤波处理, 通过与M at lab 计算所得到的滤波处理效果进行比较分析, 结 果表明: 基于FPGA 采用切比雪夫Ê 型 4 级级联结构的 IIR 数字滤波器的误差满足设计要求- W ith t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:15.37kb
    • 提供者:任伟
  1. time

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  2. 几篇解读FPGA内部时序问题的好文章,从最近本的Tco,Tsu,Th等入门。一直到如何对时序进行约束,如何处理各种影响FPGA时钟的因素。如何读懂时序图(Interpreting the Timing Diagram) -FPGA internal timing problems read several good articles, from the most recent of Tco, Tsu, Th and other entry. How the timing has to be co
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.42mb
    • 提供者:徐博
  1. extreme_point

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  2. 极值点遍历算法,将n次一维极值点遍历结果比较,输出。-Traversal algorithm for extreme points, the n-th one-dimensional extreme points traverse the results of the output.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:8.55kb
    • 提供者:蒋沪生
  1. DEM_TUY_CHON

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  2. Card count any show thị led 7 segment-Card count any show thị led 7 segment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:530byte
    • 提供者:minhthea8
  1. digital-frequence

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  2. 数字频率计 具有4位显示,能自动根据7位十进制计数的结果,自动选择有效数据的 --说 明:高4位进行动态显示。所显示的结果是数码管显示的数据乘以十的N次方;N对应发光二极管的右边点亮的第几位就是几,如果如果最右边的一个被点亮的话,频率就等于显示的 --数值乘以10的一次方。频率的测量范围是0~9,999,999HZ。-Digital frequency meter with four automatically according to the result of seven decim
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:17.53kb
    • 提供者:沈攀
  1. 2^n-divor

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  2. 2的n次方分频设计,可以实现任意分频。使用verilog编写-n th power of 2 crossover design, you can achieve any frequency. Use verilog to write
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:139.61kb
    • 提供者:吕攀攀
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