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verilog source
- verilog的源代码。给出来常用的一些例程，对于verilog的使用和学习都有很大的帮助作用。-Verilog source code. Out to some routines commonly used for the use and Verilog study has been very helpful.
trafficLight-verilog
- 交通灯状态机的实现，用verilog HDL编程，Xilinx ISE 6仿真，在实际电路中得到验证．-traffic lights to achieve the state machine, with verilog HDL programming, Xilinx ISE 6 simulation, the actual circuit have been tested.
8051core-Verilog
- 这里有verilog编写的8051ipcore 谁要啊?
fpga-jpeg-verilog
- fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现
Verilog源码14
- Verilog源码14.rar-Verilog source 14.rar
Verilog源码13
- Verilog源码13.rar-Verilog source 13.rar
Verilog源码10
- Verilog源码10.rar-Verilog source 10.rar
Verilog源码9
- Verilog源码9.rar-Verilog source 9.rar
发一个基于ModelSim仿真的Verilog源代码包
- 发一个基于ModelSim仿真的Verilog源代码包-made a ModelSim simulation based on the Verilog source code
Verilog 语法速查手册
- Verilog 语法速查手册，做成了一个页面形式，方便Verilog开发人员查询！-Verilog Grammar Check manual, it would be a one page form to facilitate the development of Verilog staff inquiries!
完整verilog学习代码
- 完整verilog学习代码，
视频采集-verilog
- 基于fpga控制的视频采集程序，使用verilog编写
简易电子钟
- 使用数码管动态显示方式实现简易电子钟： 显示格式：XX XX XX XX — 时 分 秒 按reset健 初始为12:00:00 全使用verilog语言
UART.rar
- 主芯片：Actel的FPGA030,Verilog语言,串口发送和接收的例程，开发环境：LiberoIDE 8.5,The main chip: Actel' s FPGA030, Verilog language, the serial port to send and receive routines, development environment: LiberoIDE 8.5
1-in_clk
- Verilog HDL编写的4条指令CPU-Verilog HDL prepared four instructions CPU
seqdet
- 对串行输入的数据流进行检测的ＶＥＲＩＬＯＧ源代码-On the serial input data streams to detect the Verilog source code
lcd_1602
- 1602 LCD控制的verilog代码，学习的好东西-1602 LCD control Verilog code, learning good things
Music_LiangZhu
- FPGA音乐试验，语言：verilog HDL-A FPGA expperientation which can play music Liangzhu，language：verilog HDL
CAST_jpeg_d-xact
- JPEG_D IP Core Verilog crypted source
4to1MUX
- Verilog code for 4 t0 1 multiplexer