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verilog_risc
- RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前 对这16个数进行排序，从大到小放置在18到33的位置 求出前16个数的平均数，放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令，有扩充的余地。-RISC
exer2
- 给定一个频率为33MHz的时钟，试利用该时钟得到一个基本均匀的2.048MHz时钟-Given a frequency of 33MHz clock, try to use the clock to get a basic uniform of the 2.048MHz clock
wuziqi
- 五子棋 能够实现33禁手44禁手等功能-wuziqi
dianzheng
- 33 8×8LED点阵屏仿电梯数字滚动显示 -33 8 × 8LED dot matrix screen digital imitation of the elevator 33 8 × 8LED scrolling dot matrix display screen scrolling digital display fake elevator
Ms32pci
- PCI-ip硬件描述语言-开源的，可以做参考设计，如果需要的话，-This models are written in VHDL! Author is Ovidiu Lupas! MASTER model generates PCI compliant signals checks Target signal compliance with PCI checks data received from Target for correctness generates
mpci32-verilog
- 一个32BIT 33/66MHz PCI CORE，verilog 的RTL CODEs-pci ipcore writen by verilog
ioiki
- 33实验三十三：利用程序实现ADC_TLC549采样-In 33 experiments: Thirty-three using the program ADC_TLC549sampling
04-led
- 这是一个成功的控制LED显示的VHDL和Verilog源代码，已在DH－33001开发板上调试成功。-This is a successful control LED display of VHDL and Verilog source code, in the DH-33 001 development board debugging.
13-traffic
- 这是一个成功的交通灯VHDL和Verilog源代码，已在DH－33001开发板上调试成功。-This is a successful traffic lights VHDL and Verilog source code, in the DH-33 001 development board debugging.
17-Clock
- 这是一个成功的电子钟VHDL和Verilog源代码，已在DH－33001开发板上调试成功。-This is a successful electronic clock VHDL and Verilog source code, in the DH-33 001 development board debugging.
使用循环进行数组排序
- 利用labview编写程序： 4、使用循环进行数组排序 要求：可以多次操作，直到点退出按钮。 5. 产生一个3×3的整数随机数数组，随机数要在0到100之间，然后找出数组的鞍点，即该位置上的元素在该行上最大，在该列上最小，也可能没有鞍点。如下图所示: 要求：加上数组元素数设置以及redo按钮重新取值计算 -Labview programming: 4, using a loop array sorting requirements: multiple operati
pci
- PCI硬核源代码,支持33.3M的时钟频率,支持IO模式和内存模式的PCI操作-PCI operation of the the PCI hard core source code, support 33.3M clock frequency to support IO mode and memory mode
33-square-root
- 使用VHDL语言实现33位平方根进位选择加法器，能满足在500M时钟下正确工作，使用DB测试，并通过前仿。-Using VHDL language 33 square root carry select adder, to meet in the 500M clock work correctly, use the DB test, and through imitation.
A-C8V4
- 淘宝畅销FPGA开发板的A-C8V4 电路图及例子 9实验九：利用语言实现3-8译码器 10实验十：利用语言实现按键和数码管显示 11实验十一：利用语言实现乘法器数码管显示 …… 18实验十八：利用语言实现蜂鸣器唱歌 23实验二十三：利用语言实现LCD1602显示 24实验二十四：利用语言实现LCD12864显示汉字 25实验二十五：利用程序实现串口RS232与电脑通信 28实验二十八：利用程序实现VGA显示RGB彩条信号 31实验三十一：利用程序实
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- 基础实验_04_优先编码器 ：8位输入3位输出高位优先-Experimental basis _04_ priority encoder: 8 input 3 output high priority
098111__1367421625730
- DE2_System_v1.4a.zip 71.2M 2007- 02 22:51 For DE2 boards with Serial Number (S/N) starting with Digit 0 and QuartusII version 6.0 DE2_System_v1.4b.zip 79.4M 2007-07-11 22:42 For DE2 boards with Serial Number (S/N) starting with Digit 0
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- verilog编写的自动售饮料机-Verilog prepared beverage vending machines!!!!!!!!!!!!!!!!!!!!!!
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- 基础实验_08_触发器 ：D、T触发器各一-Basic experiment _08_ trigger: D, T flip-flop